研究者らがデバイス向け10原子厚のメモリーチップを作成
科学者たちは、わずか10原子厚の動作するメモリーチップを開発し、従来のチップと統合してスマートフォンや他の電子機器のストレージを潜在的に向上させる。2D材料で作られたプロトタイプは、現在のチップ積層の限界に対処する。有望だが、専門家は商業的準備にはまだ遠いと指摘する。
爪のサイズの領域に数百億ものトランジスタを収めるために、数十年かけてコンピュータ部品を小型化してきたが、チップウェハーは依然として比較的厚く、より高い複雑さのための層の積層数を制限している。研究者たちは、炭素原子の単一層であるグラフェンのような2D材料に目を向け、限界をさらに押し広げようとしている。
これまで、そうした材料はシンプルなチップ設計しか許容せず、従来のプロセッサとの接続に課題があった。上海の復旦大学でChunsen Liuと彼の同僚たちは、10原子厚の2Dチップを現代のコンピュータの標準であるCMOS技術と組み合わせることでこれを克服した。彼らはチップの間にガラス層を挿入し、CMOS製造による粗い表面を滑らかにした。これは大量生産のための工業化を必要とするステップである。
プロトタイプのメモリーモジュールは、実験室テストで93パーセント以上の精度を示し、概念実証をマークしたが、消費者向けデバイスの信頼性には及ばない。「これは非常に興味深い技術で、巨大な可能性があるが、商業的に実現可能になるまでまだ長い道のりがある」と、英国マンチェスター大学のSteve Furberは語る。
ロンドン国王学院のKai Xuは、シリコンチップのさらなる小型化が狭い部品での信号漏れを引き起こす点を強調する。2D材料の薄い層は、より均一なゲート制御を可能にし、漏れを減らすことでこれを緩和できる。「シリコンはすでに障害に直面している」とXuは言う。「2D材料はその効果を克服できるかもしれない。非常に薄ければ、ゲートの制御がより均一で、より完璧になり、漏れが少なくなる。」
この研究はNatureに詳細に記載されている（DOI: 10.1038/s41586-025-09621-8）。