IBMは、爪ほどのサイズのデバイスに1000億個近いトランジスタを詰め込んだ試作コンピューターチップを開発した。10ミリ×15ミリのこのチップは、新しい3次元積層技術を用いて記録的な高密度化を実現している。
同社によれば、このチップは現行の主要モデルと比較して70％高いエネルギー効率と50％高い性能を実現するという。今後10年以内に商用デバイスに搭載される見通しである。
この技術は、シリコン回路の2つの層を接合することで、初めてZ軸方向（垂直方向）へのスケーリングを可能にするものだ。IBMはこのプロセスの開発に15年を費やしており、2021年に発表した2ナノメートルチップの技術を基盤としていると説明している。
この試作チップは0.7ナノメートル技術と銘打たれているが、これは文字通りの部品サイズではなくロードマップ上の呼称を指す。個々の回路部品の厚さは、わずかシリコン原子15個分である。
業界の専門家は、試験段階にある2層目の構造を300ミリウエハーでの大量生産に統合するには、製造上の大きな課題が伴うだろうと指摘している。
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